資料圖（來自：TSMC）

近年來，隨著芯片制程縮減的減速，制造商開始依托于更加高級的堆疊、互連和封裝技術(shù)。此外在從水平向 3D 堆疊推進(jìn)的同時，芯片的功耗、散熱和設(shè)計復(fù)雜度也在飛速提升。在本周的技術(shù)研討會上，臺積電（TSMC）就介紹了該公司對于未來的最新展望。據(jù)悉，該公司將大力推進(jìn) SoIC 集成芯片系統(tǒng)的發(fā)展。

由臺積電分享的一張幻燈片可知，這項(xiàng)關(guān)鍵技術(shù)的復(fù)雜度，遠(yuǎn)超以往的硅中介層或芯片堆疊工藝。因其允許在不使用任何 μ-bumps 凸點(diǎn)的情況下堆疊硅芯片，而是直接將金屬層彼此對準(zhǔn)并鍵合到硅片上。

目前臺積電正在積極探索12-Hi 配置的 SoIC 方案，每個管芯都有一系列的硅通孔（TSV），以便每層與其它層進(jìn)行通信。其設(shè)計理念是每層都可具有不同的邏輯元素，比如 IO 或 SRAM 。

此外某層也可以是無源的，以充當(dāng)其它有源層之間的隔熱層。如 PPT 所示，這種設(shè)計的最大厚度為 600 μm，意味著單層厚度要控制在 50 μm 以下，而傳統(tǒng)標(biāo)準(zhǔn)管芯堆疊解決方案上的凸點(diǎn)間距也是 50 μm 左右。

至于 SoIC，N7 / N6 工藝下的混合鍵合間距為 9 μm，N5 工藝更是可以縮減到 6 μm 。這表明臺積電擁有一些令人印象深刻的線性制造和晶圓減薄技術(shù)，以實(shí)現(xiàn)如此高水平的管芯對準(zhǔn)與一致性。

該公司甚至展望了將之進(jìn)一步縮減到 0.9 μm 的能力，以使之?dāng)U展至硅芯片的后端互連。至于最終的制造難度和客戶的接納程度，仍有待時間去檢驗(yàn)。

來源：cnBeta.COM