PGL22G開發(fā)板中包含一個(gè)以太網(wǎng)接口，紫光同創(chuàng)FPGA通過RGMII接口與外部PHY芯片互連。而在千兆模式下，RGMII的運(yùn)行速度為125MHz的雙沿并行數(shù)據(jù)采樣（DDR）。

在本工程中計(jì)劃測(cè)試以太網(wǎng)在千兆速率下，以滿流量收發(fā)包時(shí)的丟包率問題。個(gè)人認(rèn)為如果千兆以太網(wǎng)測(cè)試能夠達(dá)到要求的話，該芯片應(yīng)該可以滿足大多數(shù)中低端的應(yīng)用場(chǎng)景。

整個(gè)設(shè)計(jì)的系統(tǒng)結(jié)構(gòu)如下圖所示：其中①串口模塊用作命令行交互控制工具，用于對(duì)內(nèi)部模塊進(jìn)行控制和內(nèi)部模塊狀態(tài)信息輸出，從而方便調(diào)試；②以太網(wǎng)0包含一個(gè)完整的MAC以及報(bào)文產(chǎn)生、報(bào)文解析模塊、報(bào)文統(tǒng)計(jì)功能，是本工程的主要測(cè)試對(duì)象；③以太網(wǎng)1包含一個(gè)完整的MAC，在本工程中沒有實(shí)際用途，僅用于“消耗”FPGA資源，從而便于測(cè)試FPGA在資源“壓力”下的性能。

由于千兆以太網(wǎng)在工作時(shí)需要125MHz的時(shí)鐘，因此本設(shè)計(jì)全局系統(tǒng)時(shí)鐘初步定為125MHz。由于本工程已有一些現(xiàn)成的模塊加上ALINX提供的參考工程，設(shè)計(jì)/整理/仿真一步步走下來，很快就可以上PANGO軟件來實(shí)現(xiàn)了。

第一次運(yùn)行結(jié)果如下，出現(xiàn)了一眾時(shí)序違規(guī)路徑，125MHz的主工作時(shí)鐘頻率無法滿足。

首先想到的是對(duì)系統(tǒng)工作時(shí)鐘進(jìn)行修改，將系統(tǒng)時(shí)鐘頻率降低為100MHz，僅RGMII接口模塊部分功能使用125MHz工作頻率。

第二次運(yùn)行結(jié)果，時(shí)序通過（實(shí)際運(yùn)行了多次，生成時(shí)鐘約束、跨時(shí)鐘域路徑false等約束被逐漸加入）。結(jié)果還算不錯(cuò)。

上板運(yùn)行，通過串口輸入到FPGA或FPGA內(nèi)部信息打印輸出均正常。

再次嘗試125MHz的系統(tǒng)時(shí)鐘。分析第一步中的時(shí)序falling結(jié)果，發(fā)現(xiàn)是hold時(shí)序路徑違規(guī)數(shù)比較多。其實(shí)在多次嘗試后發(fā)現(xiàn)出現(xiàn)hold時(shí)序違規(guī)的次數(shù)比較多，經(jīng)驗(yàn)表明可以通過工程設(shè)置來嘗試一下，在軟件中逐個(gè)設(shè)置選項(xiàng)查看，果然有一項(xiàng)可以設(shè)置：

勾選Optimize Hold Timing選項(xiàng)并將最大優(yōu)化值改大一些，再次運(yùn)行。但是結(jié)果似乎不太明顯。

為驗(yàn)證FPGA性能，暫時(shí)不考慮使用設(shè)計(jì)優(yōu)化的方式去優(yōu)化時(shí)序，繼續(xù)查找通過設(shè)置工具的實(shí)現(xiàn)條件來嘗試。這里主要嘗試改變?nèi)缦聢D中的2個(gè)條件。通過多次編譯發(fā)現(xiàn)，改變“Seed”的效果不太明顯，但是將迭代次數(shù)“Placement Iteration”增加可以起到比較明顯的效果（同時(shí)編譯時(shí)間會(huì)變長(zhǎng)）。

時(shí)序有好轉(zhuǎn)但是還沒有達(dá)到想要的時(shí)鐘頻率。