碳化硅MOSFET在大功率開關(guān)應(yīng)用中的卓越性能使其在一些關(guān)鍵增長領(lǐng)域得到廣泛使用，例如工業(yè)電機(jī)驅(qū)動器的控制。在此應(yīng)用中，功率半導(dǎo)體器件的關(guān)鍵性能指標(biāo)之一是其短路（SC）耐受能力。電機(jī)驅(qū)動器運行的惡劣環(huán)境可能導(dǎo)致故障情況（如逆變器擊穿事件和電機(jī)繞組中的絕緣擊穿）下過流。因此，SC功能是器件制造商對其零件執(zhí)行的可靠性測試之一。該測試是獨一無二的，因為當(dāng)柵極脈沖打開時，器件在特定應(yīng)力間隔內(nèi)承受高電壓和高電流。

俄亥俄州立大學(xué)的Agarwal教授和他的團(tuán)隊一直處于對SiC器件的各個方面進(jìn)行可靠性研究的最前沿。1–5在本文中，我們將回顧他們工作的一些發(fā)現(xiàn)，并重點介紹各個小組在SC能力方面的一些改進(jìn)。短路耐受時間（SCWT）是衡量器件承受SC能力的關(guān)鍵指標(biāo)，傳統(tǒng)上用于此類應(yīng)用的硅IGBT具有出色的SCWT，如表1所示。

表1：比較Si IGBT和SiC MOSFET的SCWT規(guī)格，額定電壓均為1，200V

    對SiC MOSFET中SC事件的響應(yīng)如圖1所示。這些來自1.2kV碳化硅MOSFET的仿真顯示SC事件導(dǎo)致的高電流和溫度。

圖1：SC事件的仿真結(jié)果 — 顯示SiC MOSFET的電流和芯片溫度

限制碳化硅場效應(yīng)晶體管SCWT的因素

圖2顯示了SiC平面VDMOS器件的橫截面。如圖所示，該設(shè)備中已確定三個弱點。5該器件的頂部金屬通常是鋁，其熔點為660°C。SC事件期間的高功率密度可能導(dǎo)致溫度超過此溫度。鋁可以通過下方鈍化層中的晶界熔化和擴(kuò)散，從而可能造成災(zāi)難性的器件損壞。

由于界面狀態(tài)阱，SiC中的反轉(zhuǎn)通道遷移率遠(yuǎn)低于Si，因此SiC中使用的柵極氧化物厚度（通常為40-50 nm）遠(yuǎn)低于Si中用于類似柵源電壓的100 nm（VGS）評級。因此，在最大漏源電壓（VDS）條件下可能在柵氧化層上產(chǎn)生隧道，這反過來又會導(dǎo)致氧化物中的電荷被捕獲并改變器件閾值電壓（Vth)。更高的導(dǎo)通狀態(tài)器件電阻（RDS（on））的結(jié)果也可能導(dǎo)致器件溫度升高的正反饋。這將增加SC電流。

 SiC MOSFET中的溝道長（Lch）通常在0.5μm或更低，遠(yuǎn)小于功率Si MOSFET中溝常使用的1μm左右。這也是為了補(bǔ)償較低的溝道遷移率。短Lch可產(chǎn)生高輸出電導(dǎo)和飽和電流（Idsat），因為在高VDS時漏極引起的屏障降低，從而產(chǎn)生更高的功率耗散和更低的SCWT。

圖2：顯示薄弱區(qū)域的SiC平面柵MOSFET橫截面5

    圖3顯示了來自SC事件的器件內(nèi)的事件流。很明顯，降低器件Idsat隨之而來的溫度升高將是提高其承受此類事件的魯棒性的關(guān)鍵。

圖3：SC事件流

提高SC魯棒性的方法

溝道長度（Lch）、JFET寬度（Wjfet）、柵氧化層厚度（Tox）、漂移層厚度

增加溝道長度Lch，減小Wjfet，并增加Tox可以降低器件IDSAT。對Lch和Wjfet變化的響應(yīng)模擬1,6如圖4所示。Wjfet變化對SC電流有顯著影響。較厚的Tox還將使柵極對源極到柵極的漏電流（IGSS)具備更好的魯棒性。較厚的漂移區(qū)有助于器件的熱容，并降低高VDS偏置下直通的可能性。不幸的是，所有這些變化也會增加器件的RDS（on）。

圖4：通過TCAD仿真的SC事件電流密度和溫度vs（a）Lch和（b）1/2 WJFET6的關(guān)系

Vds，Vgs不同設(shè)置下的電壓降額

更高的Vds或更高的Vgs減少器件SCWT5，分別如圖5（a）和5（b）所示。這些圖是根據(jù)不同器件制造商的1200V SiC MOSFET進(jìn)行SC測量獲得的（如圖5（b）中顯示為D、E和F）。在Vgs為20V下的Vds響應(yīng)也顯示了在較高Vds下Vgs隨時間變化的波形，展示了Igss漏電流。圖5（b）展示了在Vds為800V時的1200V Si IGBT器件數(shù)據(jù)作為比較。其降額的缺點是增加了RDS（on）或芯片面積。

 一項有趣的研究7發(fā)現(xiàn)當(dāng)負(fù)Vgs用于關(guān)斷時，與采用0V時相比，SCWT改善了10%至20%。認(rèn)為負(fù)柵極驅(qū)動器增加的電感有助于降低峰值SC電流。

圖5：（a）SCWT vs. Vds;（b）SCWT vs. Vgs

在P阱下使用P+屏蔽區(qū)

在圖1所示的P阱下植入P區(qū)域?qū)⒂兄谙拗聘遃ds偏置下的漏極電壓穿透，有效屏蔽器件的JFET區(qū)域并降低IDSAT電流6,8。圖6顯示了溝道Lch變化時的仿真結(jié)果，類似于圖4中使用的仿真，但包含P+屏蔽。比較圖4和圖6之間的數(shù)據(jù)，屏蔽降低了IDSAT電流并增加SCWT。這種方法的優(yōu)點是RDS（on）不受到影響。

圖6：帶P+屏蔽區(qū)時，器件SC電流密度與溝道長度Lch的關(guān)系

阱的工藝影響

使用更深的P阱作為準(zhǔn)場板，降低JFET區(qū)域柵極氧化物界面處的電場，并抑制高Vds下的溝道泄漏電流。使用傾斜4°的溝道植入物來實現(xiàn)這一目標(biāo)的新方法產(chǎn)生了非常有希望的結(jié)果9，不僅改善靜態(tài)特性，而且即使采用短Lch也能實現(xiàn)高Vds擊穿電壓和溝道泄漏電流，同時也在SCWT范圍內(nèi)。圖7說明了更深的P阱的概念，圖8顯示了實現(xiàn)的SCWT改進(jìn)。一個顯著的優(yōu)點是RDS（on）的變化非常少，如圖所示，SCWT顯著提高~4×至8μs。

圖7：顯示常規(guī)阱和新的溝道阱剖面圖9

圖8：1200V碳化硅溝槽式場效應(yīng)管MOSFET在Vgs為20V，Vds為800V時溝道更深阱的SC響應(yīng)9。

在溝槽SiC MOSFET中，柵極不太可能暴露在最大電場下。因此，SCWT優(yōu)于平面MOSFET。研究7顯示SC承受能量（在SC事件發(fā)生時間段內(nèi)的∫VDS×IDS），對于額定值與平面器件相似的溝槽FET，其高出約50%。此外，基本溝槽結(jié)構(gòu)的改進(jìn)可以產(chǎn)生更小的RDS（on），同時降低IDSAT電流以及改進(jìn)SCWT。ROHM新推出的第四代SiC雙溝槽MOSFET就是一個例子。10

嵌入式源極電阻

通過用額外的嵌入式源極電阻（Rs），如圖9所示，11已經(jīng)證明，具有Rs區(qū)域不僅可以在短路時具有高電阻，而且在實際溫度范圍內(nèi)也可以具有低電阻。在源極結(jié)和頂部鋁金屬之間使用具有強(qiáng)正溫度系數(shù)的金屬也有助于限制IDSAT隨溫度的上升。

圖9：帶Rs的SiC MOSFET橫截面示意圖11

已經(jīng)證明了其它幾種基于電路的方法來改善SCWT，這里不再討論。此外，柵極驅(qū)動器必須與MOSFET協(xié)同工作，以確保驅(qū)動器在MOSFET的規(guī)格限值內(nèi)關(guān)斷。因此，快速檢測將是柵極驅(qū)動器開發(fā)工作的關(guān)鍵部分。

給定供應(yīng)商的SCWT變化

來自不同供應(yīng)商的商用SiC MOSFET的SCWT已經(jīng)過俄亥俄州立大學(xué)Agarwal教授小組的測試。對于每個供應(yīng)商，測試了多個器件。每個供應(yīng)商的SCWT變化如圖10所示。對于給定的供應(yīng)商，觀察到顯著的SCWT差異。最有可能的是，SCWT的這些變化是由于溝道長度和JFET寬度的工藝相關(guān)變化造成的。

圖10：來自不同供應(yīng)商的商用SiC MOSFET的SCWT測量

參考文獻(xiàn)：

1.Maddi et al. (2021). “The Road to a Robust and Affordable SiC Power MOSFET Technology.” Energies 2021.

2.Liu et al. (2020). “Gate oxide reliability studies of commercial 1.2 kV 4H-SiC power MOSFETs.” IEEE International Reliability Physics Symposium (IRPS).

3.Xing et al. (2019). “Current saturation characteristics and single-pulse short-circuit tests of commercial SiC MOSFETs.” IEEE Energy Conversion Congress and Exposition (ECCE).

4.Xing et al. (2020). “3.3-kV SiC MOSFET performance and short-circuit capability.” IEEE Workshop on Wide Bandgap Power Devices and Applications in Asia (WiPDA-Asia).

5.Xing et. al. (2022). “1200-V SiC MOSFET Short-Circuit Ruggedness evaluation and Methods to Improve Withstand Time.” IEEE Journal of Emerging and Selected Topics in Power Electronics.

6.Suvendu et al. (2022). “Non-isothermal simulation of SiC DMOSFET short circuit capability.” Japanese Journal of Applied Physics.

7.Bashar et al. (2021). “Comparison of Short Circuit Failure Modes in SiC Planar MOSFETs, SiC Trench MOSFETs and SiC Cascode JFETs.” IEEE 8th Workshop on Wide Bandgap Power Devices and Applications (WiPDA).

8.Nguyen et al. (2015). “Gate oxide reliability issues of SiC MOSFETs under short-circuit operation.” IEEE Transactions on Power Electronics.

9.Kim et al. (2021). “Improved Short-Circuit Ruggedness for 1.2kV 4H-SiC MOSFET Using a Deep P-Well Implemented by Channeling Implantation.” IEEE Electron Device Letters.

10.Some details on Rohm’s fourth-generation trench SiC MOSFETs can be found at www.rohm.com/products/sic-power-devices/sic-mosfet.

11.Hatta et al. (2017). “Suppression of Short-Circuit with Embedded Source Resistance in SiC-MOSFET.” International Conference on Silicon Carbide and Related Materials.

(來源： 星辰工業(yè)電子簡訊)